基于Verilog语言的等精度频率计设计

第３３卷第９期　２００７年９月　电字工套师　ＥＬＥＣＴＲＯＮＩＣ　ＥＮＧＩＮＥＥＲ　Ｖ０１．３３　Ｎｏ．９　Ｓｅｐ．２００７　基于Ｖｅｒｉｌｏｇ语言的等精度频率计设计　赵亮，吴振宇　（大连理工大学创新院，辽宁省大连市１１６０２３）　摘要：介绍了等精度测量频率的原理，利用Ｖｅｒｉｌｏｇ硬件描述语言设计实现了频率计内部功能模　块，对传统的等精度测量方法进行了改进，增加了测量脉冲宽度的功能；采用ＡＴ８９Ｓ５１单片机进行数　据运算处理，利用液晶显示器对测量的频率、周期、占空比进行实时显示，可读性好。充分发挥ＦＰＧＡ　（现场可编程门阵列）的高速数据采集能力和单片机的高效计算与控制能力，使两者有机地结合起来。　在Ｑｕａｒｔｕｓ　ｌＩ６．０　ＥＤＡ（电子设计自动化）开发平台上进行仿真、测试，并最终下载到ＦＰＧＡ芯片内部。　系统测量精度高，实时性好，具有很好的应用前景。　关键词：等精度；频率计；Ｖｅｒｉｌｏｇ硬件描述语言；单片机　中图分类号：ＴＭ９３５．１　０引言　系统中，如果采用的标准信号源的精度很高，就可　以达到一个很高的测量精度，一般情况下都是采用晶　体作为标准信号源，因此可以达到很高的精度，满足一　般系统的要求。　传统测量频率的方法主要有直接测量法、分频测　量法、测周法等，这些方法往往只适用于测量一段频　率，当被测信号的频率发生变化时，测量的精度就会下　降。本文提出一种基于等精度原理的测量频率的方　法，在整个频率测量过程中都能达到相同的测量精度，　而与被测信号的频率变化无关。本文利用ＦＰＧＡ（现　场可编程门阵列）的高速数据处理能力，实现对被测　信号的测量计数；利用单片机的运算和控制能力，实现　对频率、周期、脉冲宽度的计算及显示。　２　ＦＰＧＡ模块设计　本系统在传统的等精度测量原理基础上进行了改　进和优化。增加了测量占空比的功能，同时由ＦＰＧＡ　内部产生清零信号，节省了资源。改进后的ＦＰＧＡ核　心模块如图２所示。ＦＰＧＡ部分主要由门控信号产生　模块、计数器控制模块、计数器模块、锁存器、中断输　出、数据选择输出、顶层模块组成。　１等精度测量原理　等精度测量的一个最大特点是测量的实际门控时　间不是一个固定值，而是一个与被测信号有关的值，刚　好是被测信号的整数倍。在计数允许时间内，同时对　标准信号和被测信号进行计数，再通过数学公式推导　得到被测信号的频率。由于门控信号是被测信号的整　数倍，就消除了对被测信号产生的±１误差，但是会产　生对标准信号±１的误差。如图１所示。　软件闸门　图２等精度测量核心结构　『．］ｒ］　标频　一　ｒ］ｒ］ｎ　ｒ］　１）门控信号　为了测量频率为１　Ｈｚ的信号，要求系统的开门时　问不小于１　Ｓ；同理，为了测量０．１　Ｈｚ频率的信号，要　求开门时间最短为１０　Ｓ。但是如果系统一直采用１０　Ｓ　图１等精度测量原理　的门控信号，测量高频信号的等待时间太长，显然不合　理，因为测量结果的显示必须要等到一个测量周期结　束之后才能更新。本系统采用的方法是，由单片机给　ＦＰＧＡ提供一个门控的选择信号，如果ＦＰＧＡ测得的频　收稿日期：２００７－０１－２２；修回日期：２００７－０３—２１。　・率小于１　Ｈｚ，那么单片机自动给出一个启动１０　Ｓ门控　１４・　维普资讯 http://www.cqvip.com 第３３卷第９期　赵亮，等：基于Ｖｅｒｉｌｏｇ语言的等精度频率计设计　・测控技术・　的控制信号；反之，如果发现测量的频率大于１　Ｈｚ，自　动切换回１　ｓ门控，实现了一个闭环的自动控制，很好　地解决了门控的时间问题。　３）计数器模块　在设计计数器的过程中需要注意计数器的宽度设　置，系统中采用的最大门控时间为１０　ｓ，标准信号源的　频率为５０　ＭＨｚ，则在计数的允许时间内计数的最大值　为：１０×５０　０００　０００＝５００　０００　０００＜２　＝５３６　８７０　９１２，　２）计数器控制模块　该模块是本文的创新点所在，主要用来同步被测　信号。由前面的分析可知，门控信号启动（上升沿）　为了方便数据传输，系统中采用了３２位位宽的计数　器。　后，在被测信号的上升沿启动计数允许模块，允许计数　器计数；门控信号关闭（下降沿）后，在被测信号的下　一４）锁存器模块　在门控信号关闭的同时，停止计数，同时启动锁存　模块，把测量的数据锁存起来，以便传输。　５）中断输出　个上升沿关闭计数允许模块，停止计数，从而保证了　门控信号是被测信号的整数倍，达到了等精度的目的。　该模块有ＧＡＴＥ、ＣＬＫ—Ｘ这２个输入端；ＥＮ—ｈ、ＥＮ—Ｘ、　Ｌｏａｄ、ＣＬＲ这４个输出端。ＧＡＴＥ为上一级给出的门　控信号；ＣＬＫ—ｘ为被测信号；ＥＮ—ｈ，高电平期间对标准　信号进行计数，得到ＣＮＴ—ｈ；ＥＮ—ｘ为给出的允许计数　锁存数据的同时，给单片机一个低电平的中断信　号，通知单片机读取数据。　６）数据选择输出模块　信号，在ＥＮ—ｘ的高电平期间，对被测信号、标准信号　¨时计数，得到ＣＮＴ—Ｘ、ＣＮＴ—ｂ；Ｌｏａｄ为锁存信号；ＣＬＲ　为计数器清零信号。　由ＣＮＴ—Ｘ和ＣＮＴ—ｂ可以计算出被测信号的频率　和周期；由ＣＮＴ—Ｘ和ＣＮＴ—ｈ可以计算出被测信号的脉　冲宽度。　仿真图如图３所示。　一一ｉ；　一…　一一　一　■　。。一乏。　。　一系统中采用了３个３２位的计数器，由于单片机采　用的是５１系列单片机，只有８位的数据总线，所以一　次通信只能传输８位数据，３×３２／８＝１２，所以设计了　个数据输出控制模块，由单片机提供４根地址线，译　１２次读取测量的数据。　７）顶层模块　实例化所有的底层模块，同时为了调试方便，加入　了一些测试点。　码后可以选择ｌ６组数据，单片机得到中断通知后，分　ＦＰＧＡ部分的整体结构图如图４所示。　图３　Ｑｕａｒｔｕｓ仿真　『　ｌｋ　ＧＡＴＥ　ＥＮ　ｈ　ＣＬＫ　Ｘ　ＥＮ　Ｘ　Ｉｃａｄ　ＣＬＲ　Ｉａｎｃｈ　二Ｌ　７　Ｄａｌａ叫　０】　＿－ｔ１ｉｎ　ｓｃｉｔｎ４ｋ【　３ｌｏ１￣　ｔ［３　１０１　ｌ　ⅢＩＭＡＸ１５００００００￣１　ｄｏｎｌ　—　ｉｎｓｔｌ　ｌａｎｃｈ　ｓａ［３　０】　Ｏｔｌｌ　８［７．．０【　Ｆｘ　３２［３１　０】　　Ｉ　Ｉ一ＶＬ　　－ＩＨＩＧＨ　ＴＩＭＥｌ５０００＠３￣０　ｌ　　‘ｓｔ２　ｌＨＩＧＥ　ＴＩＭＥｌ５００００００００　Ｉ　ＩＬＯＷ　ＴＩＭＥ　Ｉ　１Ｏ（Ｄ００００￣Ｏｌ　　・　＿：１　一Ｄａｔａｏｕｔ［　。】ｔ－－　－Ｉ－４ｉ　ｃｎｋ　ｏ［３１　Ｉｍ】　［３　１０】　Ｆｂｈ　３２［３Ｉ１　Ｏ０ｌ】　Ｉｎｓｔ７　　。ａｎｃｈ　…（　【＿…［３ｖ［Ｍ　ＰＩ　ＶＣＬ＇『］　ＩＰａｒａｍｅｔｅｒＩ　Ｖａｌｕｅ　ｌ　ｉｎｓｔ８　ｌＬ　ｌＭＡＸ　ｌ５００００００（Ｘ）１　ｎｓｔ５　＿Ｋ＿　ｌｌＭＩ／Ｉ［　Ｌｔ　系统输人　＿１　Ｄａｔａ＿ｏｕｔ［　ｏ１　Ｉ－－　ｉｎ　Ｉ】　ｌ　—＿］．＝　｝Ｐａｒａｍｅｔｅｒｌ　Ｖａｌｕｅ　１　：ｉｎｓｔ＇－）　　ｌｎｓｔ６　ｃｋ　ｏｕｔ［３１　ＯｌＩ－　ＳＥＬ［３　０１为数　输人Ｉ　选抒　制ｆ　ＳＥＬ　ＧＡＴＥ为Ｉ　Ｊ　ｊ０　ｎ０　∞　Ｏ～ＩＳ．Ｉ～ｌ０ｓ　ＣＬＫ　Ｂ　５０ＭＨｚ为柄　系统输　０输人５０ＭＨｚ　ＩＭＡＸ　１５００００００￣１　ＩＮＴ　ｓｉｇ　　：ｌ＾Ｉ　一　ｆ：．　Ｈ　ｒ¨　．　）１ｉ＂４．１　图４　ＦＰＧＡ整体结构　３单片机模块控制　３．１理论分析　茗　篙磊　为Ｆ　。则有：　在计数允许ＥＮ—ｘ时间内，对被测信号和标准信　ＣＮＴ＿ｘ×　＝ＣＮＴ—ｂ×　・（１）　１５・　维普资讯 http://www.cqvip.com ・测控技术・　电字工蠢师　２００７年９月　式中：　＝　Ｉｔ　（２）　１　（３）　将式（２）、式（３）代入式（１）可以得到：　Ｆ　＝　Ｆ　ｂ　、　（４）　ｘ　变换可以得到被测信号频率为：　Ｆ　＝　×ｃＮＴ—ｘ　（５）　系统实现的被测频率为：　Ｆ＿ｘ＝　一　ｉ　ｘ　ｘＣＮＴ—Ｆ—ｘ一一　　（６）（６）　被测周期为：　Ｔ＿ｘ　（７）　占空比ｒ为：　Ｈ—ｄｕｔｙ＝Ｃ　ＮＴ＿Ｆ—ｈ／Ｃ　ＮＴ—Ｆ—ｂ　（８）　系统中采用式（６）～式（８）进行计算，得到最终的　测量数据，单片机中采用浮点数进行运算，计算的精度　可以满足系统的要求。　３．２硬件电路　系统硬件电路比较简单，就是单片机的最小系统　加上液晶显示模块，设计时需要注意，５１单片机端Ｖ１　电压是５　Ｖ输出，而ＦＰＧＡ是３．３　Ｖ输出，所以在数据　传输时要串联一个电阻，一般１００　ｎ～３００　Ｑ即可。　电路原理图如图５所示。　图５单片机部分电路　３．３软件设计　单片机软件主要由系统初始化、数据传输、频率、　周期、占空比计算、液晶显示等程序模块组成。　下面简单介绍主函数及计算子函数。　・１６．　系统主函数：　ｖｏｉｄ　ｍａｉｎ（ｖｏｉｄ）　｛　Ｉｎｉｔ—ｍｅＨ（）；／／初始化系统　ｗｈｉｌｅ（１）　｛　ｉｆ（Ｆ＿ｘ＜１）　／／判断测量的频率大小，控制门控　Ｓｅｌ＿ｇａｔｅ：１；　ｉｆ（Ｆ＿ｘ＞１）　Ｓｅｌ＿ｇａｔｅ＝０；　ｉｆ（ｆｌａｇ）／／进入中断　｛　Ｔｒａｎｓ（）；／／传输数据　Ｃａｌ（）；／／计算　ｌｆａｇ＝０；／／清除中断标志位　｝　Ｄｉｓｐｌａｙ（）；／／显示测量的结果　｝　｝　计算子函数：　ｖｏｉｄ　Ｃａｌ（ｖｏｉｄ）　｛　ｌｏｎｇ　ｔｅｍｐ３，ｔｅｍｐ２，ｔｅｍｐｌ，ｔｅｍｐｏ；／／定义临时变量　ｔｅｍｐ３：Ｃｎｔ—Ｆ—ｂ—ｄａｔａ［３］；　ｔｅｍｐ２＝Ｃｎｔ—Ｆ—ｂ—ｄａｔａ［２］；　ｔｅｍｐｌ：Ｃｎｔ—Ｆ—ｂ—ｄａｔａ［１］；　ｔｅｍｐｏ＝Ｃｎｔ—Ｆ—ｂ—ｄａｔａＥ０］；　Ｃｎｔ—Ｆ—ｂ＝（ｔｅｒｎｐ３＜＜２４）＋（ｔｅｍｐ２＜＜１６）＋（ｔｅｍｐｌ　＜＜８）　＋（ｔｅｍｐｏ＜＜０）；　／／将测得的数据进行组合　ｔｅｍｐ３＝Ｃｎｔ—Ｆ—Ｘ—ｄａｔａ［３］；　ｔｅｒｎｐ２：ＣｎｔＦＸ———ｄａｔａ［２］；　ｔｅｍｐｉ＝Ｃｎｔ—Ｆ—Ｘ—ｄａｔａ［１］；　ｔｅｍｐｏ：Ｃｎｔｘ—Ｆ——ｄａｔａ［０］；　Ｃｎｔ—Ｆ—Ｘ：（ｔｅｍｐ３＜＜２４）　＋（ｔｅｍｐ２＜＜１６）　＋（ｔｅｍｐｌ　＜＜８）　＋（ｔｅｍｐｏ＜＜０）；　ｔｅｍｐ３：Ｃｎｔ—Ｆｈ——ｄａｔａ［３］；　ｔｅｒｎｐ２＝Ｃｎｔ—Ｆｈ——ｄａｔａ［２］；　ｔｅｍｐｌ：ＣｎｔＦｈ———ｄａｔａ［１］；　ｔｅｍｐｏ＝Ｃｎｔ—Ｆ—ｈ　ｄａｔａ［０］；　ＣｎｔＦ——ｈ＝（ｔｅｍｐ３＜＜２４）＋（ｔｅｍｐ２＜＜１６）＋（ｔｅｍｐｌ　＜＜８）　＋（ｔｅｍｐｏ＜＜０）；　Ｆ＿ｘ＝Ｆ—ｂ／Ｃｎｔ＿Ｆ—ｂ　Ｃｎｔ—Ｆ＿ｘ；　／／计算频率　ＴＸ；　—Ｘ＝１／Ｆ—／／计算周期　Ｈ—ｄｕｔｙ：Ｃｎｔ—Ｆｈ／ＣｎｔＦ—ｂ；　——／／计算占空比　｝　维普资讯 http://www.cqvip.com 第３３卷第９期　赵亮，等：基于Ｖｅｒｉｌｏｇ语言的等精度频率计设计　・测控技术・　软件流程如图６所示。　４结束语　本系统设计采用ＦＰＧＡ和单片机结合的方式实现　等精度测量频率，充分发挥了ＦＰＧＡ高速的数据处理　能力以及单片机的计算、控制能力。采用Ｖｅｒｉｌｏｇ硬件　描述语言对系统进行仿真测试，最终下载到ＦＰＧＡ内　部。单片机采用Ｃ语言编写程序，利用浮点数进行计　算，精度高。同时设计了门控信号自动选择的闭环控　制，大大地提高了系统的性能。等精度测量技术在生　产、实验等环境中得到了广泛的应用。　图６系统流程　蕈　参考文献　中断服务子程序如图７所示。　［１］ＰＡＬＮＩＴＫＡＲ　Ｓ．Ｖｅｒｉｌｏｇ　ＨＤＬ数字设计与综合［Ｍ］．二版．　夏宇闻，胡燕祥，刁岚松，等译．北京：电子工业出版社，　２００４．　［２］常晓明，李媛媛．Ｖｅｒｉｌｏｇ—ＨＤＬ工程实践入门［Ｍ］．北京：　北京航空航天大学出版社，２００５．　［３］马忠梅．单片机的Ｃ语言应用程序设计［Ｍ］．北京：北京　航空航天大学出版社，２００３．　赵亮（１９８３一），男，硕士研究生，主要从事ＦＰＧＡ方面的　研究工作。　图７中断服务子程序　Ｄｅｓｉｇｎ　ｏｆ　Ｅｑｕａｌ　Ｐｒｅｃｉｓｉｏｎ　Ｆｒｅｑｕｅｎｃｙ　Ｍｅｔｅｒ　Ｂａｓｅｄ　ｏｎ　Ｖｅｒｉｌｏｇ　ＨＤＬ　ＺＨＡＯ　Ｌｉａｎｇ．ＷＵ　Ｚｈｅｎｙｕ　（Ｄａｌｉａｎ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｔｅｃｈｎｏｌｏｇｙ，Ｄａｌｉａｎ　１　１６０２３，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ｔｈｅ　ｐｒｉｎｃｉｐｌｅ　ｏｆ　ｅｑｕａｌ　ｐｒｅｃｉｓｉｏｎ　ｍｅａｓｕｒｅｍｅｎｔ　ｉｓ　ｉｎｔｒｏｄｕｃｅｄ　ｉｎ　ｔｈｉｓ　ｐａｐｅｒ，ｉｔ　ａｄｏｐｔｓ　Ｖｅｒｉｌｏｇ　Ｈａｒｄｗａｒｅ　Ｄｅｓｃｒｉｐｔｉｏｎ　Ｌａｎｇｕａｇｅ　ｔｏ　ｉｍｐｌｅｍｅｎｔ　ｆｕｎｃｔｉｏｎ　ｍｏｄｕｌｅ　ｉｎ￣ｅｑｕｅｎｃｙ　ｍｅｔｅｒ，ａｎｄ　ａｄｄｓ　ｐｕｌｓｅ　ｗｉｄｔｈ　ｍｅａｓ．　ｕｒｅｍｅｎｔ　ｏｎ　ｔｈｅ　ｂａｓｅ　ｏｆ　ｔｒａｄｉｔｉｏｎａｌ　ｆｒｅｑｕｅｎｃｙ　ｍｅａｓｕｒｅｍｅｎｔ．Ｉｔ　ａｌｓｏ　ａｄｏｐｔｓ　ＡＴ８９Ｓ５　１　Ｍｉｃｒｏ　Ｃｏｎｔｒｏｌｌｅｒ　Ｕｎｉｔ　ａｓ　ｄａｔａ　ｐｒｏｃｅｓｓｉｎｇ　ｕｎｉｔ，ｕｓｅｓ　ＬＣＤ１６０２　ｅｑｕｉｐｍｅｎｔ　ｔｏ　ｄｉｓｐｌａｙ　ｆｒｅｑｕｅｎｃｙ，ｐｅｒｉｏｄｓ　ａｎｄ　ｐｕｌｓｅ　ｉｎ　ｒｅａｌ—ｔｉｍｅ．ＦＰＧＡ　Ｓ　ｈｉｇｈ—ｓｐｅｅｄ　ｄａｔａ　ａｃｑｕｉｓｉｔｉｏｎ　ａｎｄ　ｈｉｇｈ—ｐｅｒｆｏｒｍａｎｃｅ　ｃｏｎｔｒｏｌｌｉｎｇ　ａｎｄ　ｃｏｍｐｕｔｉｎｇ　ｏｆ　ＭＣＵ　ａｒｅ　ｒｅｐｒｅｓｅｎｔｅｄ　ｉｎ　ｔｈｉｓ　ｓｙｓｔｅｍ．Ｄａｔａ　ｉｓ　ｓｉｍｕｌａｔｅｄ　ａｎｄ　ｔｅｓｔｅｄ　ｉｎ　Ｑｕａａｕｓ　１Ｉ　６．０　ＥＤＡ　ｄｅｖｅｌｏｐｍｅｎｔ　ｐｌａｔｆｏｒｍ，ａｎｄ　ｆｉｎａｌｌｙ　ｄｏｗｎｌｏａｄｅｄ　ｔｏ　ｔｈｅ　ｃｈｉｐ．　Ｋｅｙｗｏｒｄｓ：ｅｑｕａｌ　ｐｒｅｃｉｓｉｏｎ　ｍｅａｓｕｒｅｍｅｎｔ；ｆｒｅｑｕｅｎｃｙ　ｍｅｔｅｒ；Ｖｅｒｉｌｏｇ　ＨＤＬ；ＭＣＵ　蒜　莲　鲨盏骘　欢　迎　投　稿　Ｅ—ｍａｉｌ：ｒａｄａｒｎｅｔ＠１２６．ｔｏｍ　・１７・