杭电计算机组成原理全加器设计实验

杭州电子科技大学计算机学院

实验报告

课程名称：计算机组成原理 姓 名： 实验项目：全加器设计实验 班 级 指导教师： 学 号 实验位置： 日 期：2015年4月15日 （1） （2） 实验（3） 目的 （4） （5） 学习ISE工具软件的使用及仿真方法。 学习FPGA程序的下载方法。 熟悉Nexys3实验板。 掌握运用Verilog HDL进行结构描述与建模的技术和方法。 掌握二进制全加器的原理与设计方法。 实验环境 ISE Design Suite 14.6 Digilent Adept Nexys3实验板 --精品

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（1） 画出全加器的真值表并化简，得出输出变量的逻辑表达式。 （2） 创立新的工程，根据逻辑表达式进行结构描述方式进行建模。 （3） 新建测试文件，进行软件仿真。 （4） 生成BIT文件，下载入FPGA，进行硬件测试。 代码： Module文件： module Add(A,B,Ci,F,Co); input A,B,Ci; output F,Co; wire A,B,Ci,F,Co; 实验内容（算法、程序、步骤和方法） xor X1(F,A,B,Ci), X2(S2,A,B); and A1(S1,A,B), A2(S3,S2,Ci); or O1(Co,S1,S3); endmodule 仿真文件： module test; reg A; reg B; --精品

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reg Ci; // Outputs wire F; wire Co; // Instantiate the Unit Under Test (UUT) Add uut ( .A(A), .B(B), .Ci(Ci), .F(F), .Co(Co) ); initial begin // Initialize Inputs A = 0;B = 0;Ci = 0; --精品

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// Wait 100 ns for global reset to finish #100; // Add stimulus here A = 0;B = 0;Ci = 1; #100; A = 0;B = 1;Ci = 0; #100; A = 0;B = 1;Ci = 1; #100; A = 1;B = 0;Ci = 0; #100; A = 1;B = 0;Ci = 1; #100; --精品

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A = 1;B = 1;Ci = 0; #100; A = 1;B = 1;Ci = 1; #100; end endmodule （接上） 实验内容（算法、程序、步骤和方法） --精品

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软件方程结果 硬件测试结果： 数据记录和计算 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 Ci 0 1 0 1 0 1 0 1 F 0 1 1 0 1 0 0 1 Co 0 0 0 1 0 1 1 1 经过实验，所设计的全加器输出的结果正确复合逻辑 结论（结果） 试验心得与小结 学习了门级元件的使用，而且使用的是结构化建模，而不是行为建模，又是一次提高。 指导教师 评议 成绩评定： 指导教师签名：

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