杭电计组实验5-存储器设计实验

杭州电子科技大学计算机学院

实验报告

实验项目：

课程名称：计算机组成原理与系统结构设计

姓名： 学号： 同组姓名： 学号： 实验位置（机号）：

实验日期： 指导教师：

一、实验目的 （1）掌握灵活应用Verilog HDL进行各种描述与建模的技巧和方法。 （2）学习在ISE中设计生成M恶魔人员IP核的方法。 （3）学习存储器的结构及读写原理，掌握存储器的设计方法。 二、实验仪器 ISE工具软件 三、步骤、方法 （1）在ISE的工程目录里生成一个扩展名为Test_Mem.coe。该文件是用于Memory IP核的初始化文件。文件包括两行， memory_initialization_radix=16; memory_initialization_vector=00000820,00632020,00010fff,20006789,FFFF0000,0000FFFF,88888888,99999999,aaaaaaaa,bbbbbbbb; （2）启动ISE工具软件，选择File->New Project,输入工程名shiyan5，默认选择后，点击实验Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程 内容（3）在工程管理区的任意位置右击，选择New Source命令。弹出New Source Wizard对（算话框，选择IP（CORE Generator&Architecture Wizard）,并输入存储器IP核的名称RAM_B，法、点击Next按钮进入下一步，在IP核选择界面，选择Memories&Storage Elements下的Block 程Memory Generator选项，单击next按钮，点击Finish进入参数设置。 序、（4）Memory IP参数设置。在第1页选择默认接口：Native.第2页选择Memory Type为步骤Single Port RAM.第三页修改Write Width为32，Write Depth为64.选择Always Enabled。和方第4页选中Load Init File，选择第一步生成的COE文档。第5页和第6页默认无需修改。法） 单击Generate按钮，系统将在工程管理区生成一个RAM_B存储器模块：RAM_B(RAM_B.xco)。之后在过程管理区会出现核生成器菜单。 （5）调用RAM_B模块：双击过程管理区的View HDL Instruction Template,右侧代码区出现RAM_B的调用模板。 （6）在工程管理区的任意位置右击，选择New Source命令。弹出New Source Wizard对话框，选择Verilog Module,并输入Verilog文件名ram，点击Next按钮进入下一步，点击Finish完成创建。将RAM_B的调用模板粘贴过来。并对ram进行仿真。 （7）在工程管理区的任意位置右击，选择New Source命令。弹出New Source Wizard对话框，选择Verilog Module,并输入Verilog文件名jicunqidui，点击Next按钮进入下一步，点击Finish完成创建。利用实验四对这个进行编码。。 （8）在工程管理区的任意位置右击，选择New Source命令。弹出New Source Wizard对话框，选择Verilog Module,并输入Verilog文件名jicunchu，点击Next按钮进入下一步，点击Finish完成创建。编辑程序源代码，对jicunqidui和ram进行调用，然后编译。并进行运行，观察是否正确。

（9）在工程管理区将View类型设置成Simulation，在任意位置右击，选择New Source命令，选择Verilog Test Fixture选项。点击Next，点击Finish，完成。编写仿真代码，观察仿真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。 （10）由于实验五并未链接实验板，所以后面的链接实验板的步骤此处没有。 操作过程及结果 一，操作过程 实验过程和描述： Module jicunchu(R_Addr_A,R_Addr_B,Clk,W_Addr,W_Data,R_Data_A,R_Data_B,Reset,Write_reg ,wea,addr,douta ); input Clk; input Reset; input [4:0]R_Addr_A; input [4:0]R_Addr_B; input [4:0]W_Addr; output [31:0]R_Data_A; output [31:0]R_Data_B; input [31:0]W_Data; input wire Write_reg; input wire wea; input [7:2]addr; output [31:0]douta; jicunqidui FA0( .R_Addr_A(R_Addr_A), .R_Addr_B(R_Addr_B), .Clk(Clk), .W_Addr(W_Addr), .W_Data(W_Data), .Reset(Reset), .R_Data_A(R_Data_A), .R_Data_B(R_Data_B), .Write_reg(Write_reg)); ram FA1( .wea(wea),

.addr(addr[7:2]), .dina(R_Data_A), .douta(douta), .clk(Clk)); endmodule module jicunqidui(R_Addr_A,R_Addr_B,Clk,W_Addr,W_Data,R_Data_A,R_Data_B,Reset,Write_reg); input Clk,Reset; input wire Write_reg; input wire[4:0]R_Addr_A; input wire[4:0]W_Addr; input wire[4:0]R_Addr_B; input wire[32:0]W_Data; reg [31:0]REG_Files[31:0]; output wire[0:31]R_Data_A; output wire[0:31]R_Data_B; integer i=0; always@(posedge Clk or posedge Reset) begin if(Reset) begin for(i=0;i<=31;i=i+1) REG_Files[i]<=32'b0; end else begin if(Write_reg) REG_Files[W_Addr]<=W_Data; end end assign R_Data_A=REG_Files[R_Addr_A]; assign R_Data_B=REG_Files[R_Addr_B]; endmodule module ram(clk,wea,addr,dina,douta); input clk; input [0:0]wea; input [7:2]addr; input [31:0]dina; output [31:0]douta; RAM_B your_instance_name (

.clka(clk), // input clka .wea(wea), // input [0 : 0] wea .addra(addr[7:2]), // input [5 : 0] addra .dina(dina), // input [31 : 0] dina .douta(douta) // output [31 : 0] douta ); endmodule 仿真代码 Jicunchu的仿真 module text2; // Inputs reg [4:0] R_Addr_A; reg [4:0] R_Addr_B; reg Clk; reg [4:0] W_Addr; reg [31:0] W_Data; reg Reset; reg Write_reg; reg wea; reg [7:2] addr; // Outputs wire [31:0] R_Data_A; wire [31:0] R_Data_B; wire [31:0] douta; // Instantiate the Unit Under Test (UUT) jicunchu uut ( .R_Addr_A(R_Addr_A), .R_Addr_B(R_Addr_B), .Clk(Clk), .W_Addr(W_Addr), .W_Data(W_Data), .R_Data_A(R_Data_A), .R_Data_B(R_Data_B), .Reset(Reset), .Write_reg(Write_reg), .wea(wea), .addr(addr[7:2]), .douta(douta)

); initial begin // Initialize Inputs R_Addr_A = 0; R_Addr_B = 0; Clk = 0; W_Addr = 0; W_Data = 0; Reset = 1; Write_reg = 0; wea = 0; addr = 0; // Wait 100 ns for global reset to finish // Add stimulus here #100; Reset = 0; Clk = 0; #100; W_Addr =5'b11011; W_Data = 32'b 11111111110001111111111101101111; Write_reg = 1; Clk=0; #50; Clk=1; #100; R_Addr_A = 5'b11011; R_Addr_B = 0; Clk = 0; Write_reg = 0; #100; R_Addr_A = 5'b11011; Write_reg=0; Clk = 0; W_Addr = 0; W_Data = 0; #10; Clk=0; wea = 1; addr =8'b00110100; #10; Clk=1;

#100; wea = 0; addr =8'b00110100; #100; Clk=0; #10; Clk=1; end Endmodule RAM的仿真 module text3; // Inputs reg clk; reg [0:0] wea; reg [7:2] addr; reg [31:0] dina; // Outputs wire [31:0] douta; // Instantiate the Unit Under Test (UUT) ram uut ( .clk(clk), .wea(wea), .addr(addr[7:2]), .dina(dina), .douta(douta) ); initial begin // Initialize Inputs clk = 0; wea = 0; addr = 0; dina = 0; // Wait 100 ns for global reset to finish #100; // Add stimulus here clk = 0;

wea = 0; addr = 6'b000001; dina = 32'b 11111111110001111111111101101111; #100; clk = 1; wea = 0; addr = 6'b000001; dina = 32'b 11111111110001111111111101101111; #100; clk = 0; wea = 1; addr = 6'b000001; dina = 32'b 11111111110001111111111101101111; #100; clk = 1; wea = 1; addr = 6'b000001; dina = 32'b 11111111110001111111111101101111; end endmodule RTL图

二、结果 思考题： （3）设计实现一个ROM，常规存储器是单端口存储器，每次只接收一个地址，访问一个存储单元，从中读取或写入一个字节或字。主存储器是信息交换的中心，一方面CPU频繁地与主存交换信息，另一方面外设也较频繁地与主存交换信息，而单端口存储器每次只能接受一个访存者，或是读或是写，这就影响到存储器的整体工作速度。 双端口存储器具有两个彼此独立的读写口，每个读写口都有一套自己的地址寄存器和译码电路，可以并行地独立工作。两个读写口可以按各自接收的地址同时读出或写入，或一

个写入而另一个读出。与两个独立的存储器不同，两个读写口的访存空间相同，可以访问同一个存储单元。通常使双端口存储器的一个读写口面向CPU，另一个读写口则面向外设或输入输出处理机 通过本次实验熟练掌握ISE软件，并运用该软件设计存储器，了解了存储器的结构设计和工作原理，并实现在ISE中生成Memory IP核。调用了生成的存储器模块，并在理解的实验基础上自己设计了一个简单的存储器。 体会 在之后的波形仿真图模拟时，我对于波形的识图能力不太强，后来通过了仔细分析，经数据波形验证，实验准确完成。其中wea（Mem_Write）控制存储器读操作核写操作。第一次接触这种Memory IP核的应用，感觉收获了很多。 实验步骤写的时候，最好自己按照所做步骤写，二人不要一模一样。 成绩： 指导教师签名： 指导教师评议